синтез логических схем один из этапов проектирования микросхемы, заключающийся в преобразовании её описания на языке высокого уровня в список логических вентилей и их соединений. Любая программа логического синтеза понимает описания на языках VHDL, Verilog или их подмножествах Смотри также: HDL, netlist, silicon compiler