цикл шины последовательность тактовых сигналов, управляющих работой шины. Для каждой конкретной шины начало и конец цикла определяются её конструктивными особенностями. Обычный цикл шины длится два такта: на первом такте процессор выставляет на шине адрес памяти, на втором - память возвращает запрашиваемые данные, если память не успевает выставить данные, возникает состояние ожидания (wait state) Смотри также: burst cycle, bus master, bus request